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Pspice仿真電路不能過大如何解決
在EDA學習中我們一定碰到過Pspice仿真電路不能過大的問題，那么怎么解決呢?下面YJBYS小編為大家整理了相關(guān)信息，希望對你有所幫助。
如何解決Pspice仿真電路不能過大的問題?
PSPICE仿真的是理想環(huán)境，除非你自己將一些寄生參數(shù)定義到回路中，所以RC過大或過小也不會計算到寄生參數(shù)中。
您這個問題有兩個可能，但兩種都是因為時間的關(guān)系：
1。因為RC振蕩電路有一個關(guān)鍵參數(shù)就是響應時間和振蕩頻率，所以如果過大，響應時間太長或太短，導致在給定的時間里面沒有響應或者太短而響應的圖像不明顯;
2。就是你在設(shè)置模擬參數(shù)(EDIT SIMULATION)，就是你在放觸筆之前要編輯的一個模擬環(huán)境，那里有設(shè)置響應時間，如果不能將那個時間跟RC響應時間對應，就不能顯示圖像。(看不太清您的圖，不過猜測應該是您設(shè)置的時間太長了，如果您原來是響應1S，您可以試著改成10ms,因為看圖片在零點那個位置好像有個脈沖)
所以如果您不改RC值，但是在設(shè)置模擬參數(shù)那里修改起始時間，保持時間......一樣能實現(xiàn)圖形的輸出的。
運行Cadence16.2的Allegro PCB Editor時，在Setep→Use Preferences時出現(xiàn)以下提示對話框："No match found for 'my_favorites' in the search path ."
忽略后，改變Allegro PCB Editor工作時的環(huán)境變量(例如padpath、psmpath路徑等)，再保存的時候出現(xiàn)以下對話框:"changes not saved, cannot update the env file"
問題原因：
在軟件安裝時，需指定Cadence的工作路徑/HOME位置。若不采取軟件默認設(shè)置，則需要人為修改系統(tǒng)變量home。出現(xiàn)該錯誤，就是因為指定的工作路徑與系統(tǒng)變量home值不符!
解決方法：
將pcbenv文件夾換一個位置，同時修改系統(tǒng)變量home的值即可。
1. 找到pcbenv文件夾(一般位于C:documents and settingsuser中)
2. 將其cut到某位置，如Cadence的安裝路徑
3. 右擊我的電腦→屬性→高級→環(huán)境變量，更改系統(tǒng)環(huán)境變量里home的值，將此值設(shè)為絕對路徑，指向pcbenv文件夾，例如E:program_filesCadence
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