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      基于FPGA的毫米波多目標信號形成技術的研究

      時間:2024-06-04 04:56:43 理工畢業論文 我要投稿
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      基于FPGA的毫米波多目標信號形成技術的研究

      摘要:毫米波多目標信號形成是實現毫米波雷達模擬器的關鍵技術,要求目標分辨精度高、時延差值達ns級是其顯著特點。介紹一種基于可編程邏輯器件FPGA的多目標信號產生的新方法。實踐結果表明應用FPGA實現目標之間的延具有延時精度高、系統可靠性好等特點。

      近年來,精確制導武器的研制已經成為現代武器研制的一大熱點,而毫米波多目標信號發生器正是精確制導武器研制的關鍵手段。毫米波多目標信號發生器通過模擬的方法產生多種類型高精度的雷達多目標回波信號,在實際雷達系統前端不具備的條件下對雷達系統后級進行調試,便于制導武器的性能測試,大大加快新武器的研制進程。毫米波多目標信號產生的關鍵是要求回波信號距離分辨率極高,常規的多目標信號產生方法如使用數字延時線產生多目標之間的延時,其控制不靈活,并且有些延時線需要接ECL電源,使用不方便也增加了設計的復雜度。使用分立元件實現延時則使電路元件過多,電路的穩定性及延時的精確性也會大大降低。本文介紹一種新的產生毫米波雷達模擬器的多目標信號的方法,針對毫米波多目標信號回波之間距離分辨率要求高的特點,采用現場可編程門陣列(FPGA)實現回波之間的時延。本文詳述了使用FPGA控制及產生延時多目.標信號間精確延時的設計方法。該方法實現電路體積小、穩定性高,同時使延時精度得到了很大的提高,具有很好的工程應用價值。

      1 多目標信號產生器

      為了精確制導武器研制的需要,本信號發生器根據外部設定的工作方式及工作參數產生相應的毫米波雷達中頻多目標信號。每個脈沖的開始保持嚴格的初相值,脈沖寬度間的多普勒信號調制要求回波目標信號相一致,目標之間的距離分辨率為0.3m,目標回波間延時范圍為0~10ns。整個系統基于DSP FPGA結構,高速DSP主要生成多目標信號產生器的回波數據,設計中采用靜態RAM擴充存儲一個相干區的回波信號的程序及數據,用EPROM存儲相位表。FPGA實現所有的控制、地址發生等邏輯及產生多回波信號回波間分辨率為2 ns的時延。輸入輸出的顯示由單片機控制。圖1所示為多目標信號發生器產生一路模擬回波信號的結構框圖,回波數據包含I、Q兩路數據,系統中每路回波信號數據采用兩片雙口RAM進行存儲。將從雙DA輸出的各路模擬回波信號相加(1支路與1支路相加,Q支路與Q支路相加),然后進行正交調制得到毫米波雷達模擬器多目標中頻信號。整個系統結構簡單、體積小、可靠性高。

      回波信號包括目標信號、噪聲和雜波信號兩部分。利用回波數學方程考慮目標雜波特性以及隨機噪聲,產生運動目標的多普勒回波信號的數學方程為:

      Si=Aiexp[-j 4πfi/c(R0-ut)] G1(t) G2(t)

      其中fi=f0 i△f,i=0,1,…,255;G1(t)為高斯白噪聲,G2(t)為雜波。高速DSP根據目標要求的信號幅度、多普勒頻率、信號所處的距離單元等計算所需目標信號數據。對噪聲的模擬,考慮到噪聲是由系統內部產生,采用窄帶高斯白噪聲為模型。對雜波信號的模擬,由于雜波是系統外產生,分為地雜波、海雜波、氣象雜波等,其數學模型多種多樣,故把這部分作為可重加載模塊實現。對不同的雜波模型,以不同的程序塊實現。由DSP計算出的回波數字信號經雙DA進行數模轉換,輸出模擬的回波基帶信號。DSP與雙DA間用雙口RAM接口,這樣可實現數據高速、可靠及靈活的調度。雙口RAM的地址信號由VIRTEX-II系列FPGA提供。設計中,將雙DA轉換時鐘之間應用FPGA實現了0、2、4、6、8和10ns的可變時延差,因此雙DA輸出的兩路回波基帶信號之間相應地產生了0、2、4、6、8和10ns的延時。從而達到了模擬出的兩路回波之間的延時范圍為0~10ns, 目標之間達到0.3m的距離分辨率的設計要求。

      2 多目標信號間高精度高可靠性延時的設計與實現

      多目標信號各目標回波之間的距離體現在回波之間的時延上,多目標信號產生器的各回波之間的時延由FPGA產生。DSP將計算出的回波信號數據存儲在雙口RAM中,然后由雙DA讀出數據進行數模轉換輸出模擬的回波信號。FPGA需要為數據轉換提供時序控制信號、讀數據時的地址信號及雙DA的轉換時鐘信號等;將時鐘信號經過FPGA進行精確的延時,延時后的信號作為雙口RAM讀出數據時地址發生器的時鐘信號,將延時后的信號與DSP提供給雙DA的初始化信號相與后提供給雙DA作為數據轉換時鐘。

      產生各目標回波間時延有多種方法,如采用分立元件實現,但這種方法存在電路復雜、可靠性差等缺點。本文采用FPGA器件實現回波間高精度的延時具有電路簡單、功能強、修改方便和可靠性高等優點。VIRTEX-II系列FPGA器件有4~12個數字時鐘管理器DCM,每個DCM都提供了應用范圍廣、功能強大的時鐘管理功能。如時鐘去時滯、頻率合成及移相等。它利用延時鎖定環DLL,消除時鐘焊盤和內部時鐘引腳間的擺動,同時它還提供多種時鐘控制技術,實現時鐘周期內任意位置的精確相位控制,非常適合時序微調應用,對設置和保持時序對準非常關鍵。

      DCM相移具有可變相移和固定相移兩種模式。設計中,由于延時量由用戶外部輸入提供,故采用可變相移模式。在可變相移模式中,用戶可以動態地反復將相位向前或向后移動輸入時鐘周期的1/256?勺兿嘁颇J街校嘁瓶刂漆樔绫1所示。當PSEN信號有效,則相移值可以由與相移時鐘PSC

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