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基于FPGA的快速傅立葉變換
摘要：在對(duì)FFT（快速傅立葉變換）算法進(jìn)行研究的基礎(chǔ)上，描述了用FPGA實(shí)現(xiàn)FFT的方法，并對(duì)其中的整體結(jié)構(gòu)、蝶形單元及性能等進(jìn)行了分析。傅立葉變換是數(shù)字信號(hào)處理中的基本操作，廣泛應(yīng)用于表述及分析離散時(shí)域信號(hào)領(lǐng)域。但由于其運(yùn)算量與變換點(diǎn)數(shù)Ｎ的平方成正比關(guān)系，因此，在Ｎ較大時(shí)，直接應(yīng)用ＤＦＴ算法進(jìn)行譜變換是不切合實(shí)際的。然而，快速傅立葉變換技術(shù)的出現(xiàn)使情況發(fā)生了根本性的變化。本文主要描述了采用ＦＰＧＡ來實(shí)現(xiàn)２ｋ／４ｋ／８ｋ點(diǎn)ＦＦＴ的設(shè)計(jì)方法。
１ 整體結(jié)構(gòu)
一般情況下，Ｎ點(diǎn)的傅立葉變換對(duì)為：
其中，ＷＮ＝ｅｘｐ(－２ ｐｉ／Ｎ)。Ｘ(ｋ)和ｘ(ｎ)都為復(fù)數(shù)。與之相對(duì)的快速傅立葉變換有很多種,如ＤＩＴ(時(shí)域抽取法)、ＤＩＦ（頻域抽取法）、Ｃｏｏｌｅｙ－Ｔｕｋｅｙ和Ｗｉｎｏｇｒａｄ等。對(duì)于２ｎ傅立葉變換，Ｃｏｏｌｅｙ－Ｔｕｋｅｙ算法可導(dǎo)出ＤＩＴ和ＤＩＦ算法。本文運(yùn)用的基本思想是Ｃｏｏｌｅｙ－Ｔｕｋｅｙ算法，即將高點(diǎn)數(shù)的傅立葉變換通過多重低點(diǎn)數(shù)傅立葉變換來實(shí)現(xiàn)。雖然ＤＩＴ與ＤＩＦ有差別，但由于它們?cè)诒举|(zhì)上都是一種基于標(biāo)號(hào)分解的算法，故在運(yùn)算量和算法復(fù)雜性等方面完全一樣，而沒有性能上的優(yōu)劣之分，所以可以根據(jù)需要任取其中一種，本文主要以ＤＩＴ方法為對(duì)象來討論。
Ｎ＝８１９２點(diǎn)ＤＦＴ的運(yùn)算表達(dá)式為：
式中，ｍ＝(４ｎ１＋ｎ２)(２０４８ｋ１＋ｋ２)(ｎ＝４ｎ１＋ｎ２，ｋ＝２０４８ｋ１＋ｋ２)其中ｎ１和ｋ２可取０,１,．．．,２０４７,ｋ１和ｎ２可�。�,１,２,３。
由式（３）可知，８ｋ傅立葉變換可由４×２ｋ的傅立葉變換構(gòu)成。同理，４ｋ傅立葉變換可由２×２ｋ的傅立葉變換構(gòu)成。而２ｋ傅立葉變換可由１２８×１６的傅立葉變換構(gòu)成。１２８的傅立葉變換可進(jìn)一步由１６×８的傅立葉變換構(gòu)成，歸根結(jié)底，整個(gè)傅立葉變換可由基２、基４的傅立葉變換構(gòu)成。２ｋ的ＦＦＴ可以通過５個(gè)基４和１個(gè)基２變換來實(shí)現(xiàn)；４ｋ的ＦＦＴ變換可通過６個(gè)基４變換來實(shí)現(xiàn)；８ｋ的ＦＦＴ可以通過６個(gè)基４和１個(gè)基２變換來實(shí)現(xiàn)。也就是說：ＦＦＴ的基本結(jié)構(gòu)可由基２／４模塊、復(fù)數(shù)乘法器、存儲(chǔ)單元和存儲(chǔ)器控制模塊構(gòu)成，其整體結(jié)構(gòu)如圖１所示。
圖１中，ＲＡＭ用來存儲(chǔ)輸入數(shù)據(jù)、運(yùn)算過程中的中間結(jié)果以及運(yùn)算完成后的數(shù)據(jù)，ＲＯＭ用來存儲(chǔ)旋轉(zhuǎn)因子表。蝶形運(yùn)算單元即為基２／４模塊，控制模塊可用于產(chǎn)生控制時(shí)序及地址信號(hào)，以控制中間運(yùn)算過程及最后輸出結(jié)果。
２ 蝶形運(yùn)算器的實(shí)現(xiàn)
基４和基２的信號(hào)流如圖２所示。圖中，若Ａ＝ｒ０＋ｊ＊ｉ０，Ｂ＝ｒ１＋ｊ＊ｉ１，Ｃ＝ｒ２＋ｊ＊ｉ２，Ｄ＝ｒ３＋ｊ＊ｉ３是要進(jìn)行變換的信號(hào)，Ｗｋ０＝ｃ０＋ｊ＊ｓ０＝１，Ｗｋ１＝ｃ１＋ｊ＊ｓ１，Ｗｋ２＝ｃ２＋ｊ＊ｓ２，Ｗｋ３＝ｃ３＋ｊ＊ｓ３為旋轉(zhuǎn)因子，將其分別代入圖２中的基４蝶形運(yùn)算單元，則有：
Ａ′＝[ｒ０＋(ｒ１×ｃ１－ｉ１×ｓ１)＋(ｒ２×ｃ２－ｉ２×ｓ２)＋(ｒ３×ｃ３－ｉ３×ｓ３)]＋ｊ[ｉ０＋(ｉ１×ｃ１＋ｒ１×ｓ１)＋(ｉ２×ｃ２＋ｒ２×ｓ２)＋(ｉ３×ｃ３＋ｒ３×ｓ３)]? �。ǎ矗�
Ｂ′＝[ｒ０＋(ｉ１×ｃ１＋ｒ１×ｓ１)－(ｒ２×ｃ２－ｉ２×ｓ２)－(ｉ３×ｃ３＋ｒ３×ｓ３)]＋ｊ[ｉ０－(ｒ１×ｃ１－ｉ１×ｓ１)－(ｉ２×ｃ２＋ｒ２×ｓ２)＋(ｒ３×ｃ３－ｉ３×ｓ３)] (５）
Ｃ′＝[ｒ０－(ｒ１×ｃ１－ｉ１×ｓ１)＋(ｒ２×ｃ２－ｉ２×ｓ２)－(ｒ３×ｃ３－ｉ３×ｓ３)]＋ｊ[ｉ０－(ｉ１×ｃ１＋ｒ１×ｓ１)＋(ｉ２×ｃ２＋ｒ２×ｓ２)－(ｉ３×ｃ３＋ｒ３×ｓ３)] （６）
Ｄ′＝[ｒ０－(ｉ１×ｃ１＋ｒ１×ｓ１)－(ｒ２×ｃ２－ｉ２×ｓ２)＋(ｉ３×ｃ３＋ｒ３×ｓ３)]＋ｊ[ｉ０＋(ｒ１×ｃ１－ｉ１×ｓ１)－(ｉ２×ｃ２＋ｒ２×ｓ２)－(ｒ３×ｃ３－ｉ３×ｓ３)]? （７）
而在基２蝶形中，Ｗｋ０和Ｗｋ２的值均為１，這樣，將Ａ，Ｂ，Ｃ和Ｄ的表達(dá)式代入圖２中的基２運(yùn)算的四個(gè)等式中，則有：
Ａ′＝ｒ０＋(ｒ１×ｃ１－ｉ１×ｓ１)＋ｊ[ｉ０＋(ｉ１×ｃ１＋ｒ１×ｓ１)]? （８）
Ｂ′＝ｒ０－ (ｒ１×ｃ１－ｉ１×ｓ１)＋ｊ[ｉ０－(ｉ１×ｃ１＋ｒ１×ｓ１)] �。ǎ梗�
Ｃ′＝ｒ２＋(ｒ３×ｃ３－ｉ３×ｓ３)＋ｊ[ｉ０＋(ｉ３×ｃ３＋ｒ３×ｓ３)]? （１０）
Ｄ′＝ｒ２－(ｒ３×ｃ３－ｉ３×ｓ３)＋ｊ[ｉ０－(ｉ３×ｃ３＋ｒ３×ｓ３)]? （１１）
在上述式（４）～（１１）中有很多類同項(xiàng)，如ｉ１×ｃ１＋ｒ１×ｓ１和ｒ１×ｃ１－ｉ１×ｓ１等，它們僅僅是加減號(hào)的不同，其結(jié)構(gòu)和運(yùn)算均類似，這就為簡(jiǎn)化電路提供了可能。同時(shí)，在蝶形運(yùn)算中，復(fù)數(shù)乘法可以由實(shí)數(shù)乘法以一定的格式來表示，這也為設(shè)計(jì)復(fù)數(shù)乘法器提供了一種實(shí)現(xiàn)的途徑。
以基４為例，在其運(yùn)算單元中，實(shí)際上只需做三個(gè)復(fù)數(shù)乘法運(yùn)算，即只須計(jì)算ＢＷｋ１、ＣＷｋ２和ＤＷｋ３的值即可，這樣在一個(gè)基４蝶形單元里面，最多只需要３個(gè)復(fù)數(shù)乘法器就可以了。在實(shí)際過程中，在不提高時(shí)鐘頻率下，只要將時(shí)序控制好?便可利用流水線（Ｐｉｐｅｌｉｎｅ）技術(shù)并只用一個(gè)復(fù)數(shù)乘法器就可完成這三個(gè)復(fù)數(shù)乘法，大大節(jié)省了硬件資源。
圖2 基2和基4蝶形算法的信號(hào)流圖
３ ＦＦＴ的地址
ＦＦ
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