用STATECAD快速設計有限狀態機

時間：2024-07-22 18:39:14 理工畢業論文我要投稿

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用STATECAD快速設計有限狀態機

數字系統通常劃分為信息處理單元和控制單元。信息單元主要進行信息的傳輸和運算, 而控制單元的主要任務是控制信息處理單元的微操作的順序�？刂茊卧膶崿F方式有: 有限狀態機、控制寄存器和微代碼控制器等。有限狀態機在時間尺度上對其控制信號進行離散化控制, 利用狀態轉移使控制信號在有限狀態機的狀態節拍控制下變化, 以實現對被控對象的控制。有限狀態機設計的關鍵是如何把一個實際的時序邏輯關系抽象成一個時序邏輯函數,傳統的電路圖輸入法通過直接設計寄存器組來實現各個狀態之間的轉換, 而用硬件描述語言來描述有限狀態機, 往往是通過充分發揮硬件描述語言的抽象建模能力，通過對系統在系統級或寄存器傳輸級進行描述來建立有限狀態機。EDA 工具的快速發展，使通過CAD快速設計有限狀態機自動化成為可能。

傳統上在系統級和寄存器傳輸級完成VHDL 的描述主要分以下幾步:

(1) 分析控制器設計指標, 建立系統算法模型圖;
(2) 分析被控對象的時序狀態, 確定控制器有限狀態機的各個狀態及輸入.輸出條件;
(3) 應用VHDL 語言完成描述。

使用XILINX的ISE6.1軟件包能加速有限狀態機設計，大大簡化狀態機的設計過程，實現狀態機設計的自動化。下面分析二個簡單的狀態機設計實例來介紹使用ISE6.1軟件包中STATECAD來介紹快速設計有限狀態機的方法。使用STATECAD進行狀態機設計的流程如下：

(1) 分析控制器設計指標, 建立系統算法模型圖;
(2) 分析被控對象的時序狀態, 確定控制器有限狀態機的各個狀態及輸入.輸出條件;
(3) 在STATECAD中輸入有限狀態機狀態圖，自動產生VHDL模型描述，使用STATEBENCH進行狀態轉移分析,分析無誤后使用導出VHDL模型塊到ISE中進行仿真后綜合，實現到CPLD或FPGA的映射。

設計人員的主要工作在第一步。第二步，第三步基本上可以通過STATECAD完成有限狀態機的自動生成和分析，還可以利用分析結果來對被控對象的邏輯進行分析，改進，完善系統控制邏輯。

下面以一個VCR控制機狀態機設計過程來介紹如何使用STATECAD設計狀態機。
VCR控制機描述：

外部輸入：
1．POWERSWITCH---------電源開關
2．STOP----------------停按鈕
3．PLAY――――――――播放按鈕
4．RECORD―――――――錄影按鈕

輸出狀態：
1．有電顯示：電源指示燈亮，播放指示燈滅，錄影指示燈滅；
2．按播放按鈕，進入播放狀態，播放指示燈亮，電源指示燈亮，錄影指示燈滅；按停按鈕，退出播放狀態回到有電狀態，播放指示燈滅，電源指示燈亮，錄影指示燈滅；
3．按錄影按鈕，進入錄影狀態，錄影指示燈亮；按停按鈕，退出錄影狀態回到有電狀態；電源指示燈亮，播放指示燈滅，錄影指示燈滅；
4．電源開關斷開，電源指示燈滅，播放指示燈滅，錄影指示燈滅；

打開STATECAD，輸入如下的狀態圖：

進行邏輯優化（工具自動進行邏輯優化）后，使用STATEBENCH進行狀態轉移分析。以下是自動狀態轉移模擬波形。

也可以進行行為狀態模擬：如以下動作的模擬波形，按電源開關上電，按播放按鈕，按播放按鈕，按停按鈕，按錄影按鈕，按停按鈕，電源開關斷電。

綜合以上的模擬波形結果，可以看到狀態機安裝指定的狀態轉移圖工作。
導出VHDL模型塊到ISE中進行仿真后綜合后可以適配到XC9536-5-PC44芯片，適配結果如下：

宏模塊使用Pterms Used寄存器使用情況引腳使用情況IOB使用情況
9/36 (25%)37/180 (21%)9/36 (25%)13/34 (39%)11/72 (16%)

進行引腳鎖定后就可以進行編程。
代碼如下：
-- D:\XILINXTUTORIAL\VCRSTATE.vhd
-- VHDL code created by Xilinx's StateCAD 6.1i

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY VCRSTATE IS
PORT (CLK,PLAYSWITCH,POWERSWITCH,RECORDSWITCH,RESET,STOPSWITCH: IN std_logic;
PLAYLED,POWERLED,RECORDLED : OUT std_logic);
END;

ARCHITECTURE BEHAVIOR OF VCRSTATE IS
TYPE type_sreg IS (OFF,PLAY,POWERON,RECORDING);
SIGNAL sreg, next_sreg : type_sreg;
SIGNAL next_PLAYLED,next_POWERLED,next_RECORDLED : std_logic;
BEGIN
PROCESS (CLK, RESET, next_sreg, next_PLAYLED, next_POWERLED, next_RECORDLED)
BEGIN
IF ( RESET='1' ) THEN
sreg

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