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飛利浦－大唐筆試題
1、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd
2、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或
3、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。
4. 如何解決亞穩(wěn)態(tài)
5. 用verilog/vhdl寫一個(gè)fifo控制器
6. 用verilog/vddl檢測stream中的特定字符串
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