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ISP技術在高速數(shù)據(jù)采集模塊中的應
摘要：提出了一種基于ISP技術實現(xiàn)高速數(shù)據(jù)采集的方法，給出了使用VHDL語言和原理圖完成數(shù)據(jù)采集模塊中地址發(fā)生器和比較電路的部分邏輯設計，只要將所設計的程序下載到可編程器件ispLSI2032中即可實現(xiàn)預期功能。同時，ispLSI2032器件的高密度和可編程性也提高了硬件電路的集成性、可靠性及保密性。隨著深亞微米及納米半導體制造技術的進步，可編程邏輯器件在電路設計中的應用已十分廣泛。ＩＳＰ（在系統(tǒng)可編程）器件是先進的可編程器件，
它的優(yōu)點是不需要編程器即可直接對安裝在用戶目標板上的ＩＳＰ器件進行編程，而且編程、調試都很方便。當產(chǎn)品升級換代時,只要通過軟件對ＩＳＰ器件重新編程即可,便可使其具有新的邏輯功能,而不需要增加硬件投入。
目前，ＩＳＰ芯片內(nèi)部資源越來越多，速度也越來越快，開發(fā)的軟件功能也更加完善。ＶＨＤＬ就是隨著ＰＬＤ發(fā)展起來的一種硬件描述語言，是一種應用于電路設計的高層次描述語言。本文將介紹一種在高速數(shù)據(jù)采集模塊中部分電路采用ＩＳＰ技術進行設計的方法。
１ 高速數(shù)據(jù)采集模塊的實現(xiàn)
高速數(shù)據(jù)采集模塊的系統(tǒng)框圖如圖１所示。圖中的ｉｓｐＬＳＩ２０３２是整個數(shù)據(jù)采集系統(tǒng)的控制核心?它內(nèi)部包括了地址信號產(chǎn)生、鎖存、ＡＤＣ轉換數(shù)據(jù)的比較、數(shù)據(jù)存儲器的讀寫控制以及大部分控制邏輯?晶振電路產(chǎn)生的１２ＭＨｚ時鐘可直接在ｉｓ-ｐＬＳＩ２０３２內(nèi)部進行２分頻以得到６ＭＨｚ的采樣時鐘。高速數(shù)據(jù)緩存部分由兩片ＳＲＡＭ構成?該ＳＲＡＭ可提供自己的地址線、數(shù)據(jù)線和控制線。兩個端口可分別與ｉｓｐＬＳＩ２０３２和單片機的Ｐ０口連接。用ｉｓ-ｐＬＳＩ２０３２可遞增ＲＡＭ的地址?同時可提供寫入脈沖以將Ａ／Ｄ轉換數(shù)據(jù)寫入ＲＡＭ。當Ａ／Ｄ轉換的數(shù)據(jù)超出某一上下限時，系統(tǒng)會將地址數(shù)據(jù)寫入ｉｓ-ｐＬＳＩ２０３２內(nèi)部的鎖存器中?并在其后打開鎖存，同時將地址送到單片機的Ｐ０口，單片機由此地址讀出ＲＡＭ中相應地址的數(shù)據(jù)，并通過ＲＳ２３２口傳送到ＰＣ機或其它外設。
圖２所示是該數(shù)據(jù)采集系統(tǒng)的基本硬件電路圖。圖中的Ａ／Ｄ轉換芯片選用的是美國ＭＡＸＩＭ公司的１２位Ａ／Ｄ轉換器ＭＡＸ１２０，它有全控制模式、獨立模式、慢存儲模式、ＲＯＭ模式和連續(xù)轉換模式５種工作模式。在此電路中，ＭＡＸ１２０工作于連續(xù)轉換模式， 由于ＭＡＸ１２０芯片的ＭＯＤＥ＝ＤＧＮＤ，因此，它的ＩＮＴ／ＢＵＳＹ為ＢＵＳＹ輸出。單片機啟動轉換時，ＩＮＴ／ＢＵＳＹ變?yōu)榈碗娖剑瑫r將ＩＮＴ０（Ｐ３．２）置低，以使計數(shù)器的計數(shù)狀態(tài)與ＭＡＸ１２０的ＩＮＴ／ＢＵＳＹ信號一致，也就是說，每轉換完一次，計數(shù)器就加以產(chǎn)生新的存儲器地址；轉換結束后，ＩＮＴ／ＢＵＳＹ轉變?yōu)楦唠娖剑瑪?shù)據(jù)在引腳Ｄ０～Ｄ１１處有效，此時ＷＥ信號為低，存儲器寫端口打開，并將ＡＤＣ所轉換的數(shù)據(jù)寫入與計數(shù)器所產(chǎn)生地址對應的存儲單元。繼而ＩＮＴ／ＢＵＳＹ信號再次變低， ＭＡＸ１２０進入下一次轉換。直到采集的數(shù)據(jù)超出某一上下限，ＡＤＣ模塊中的比較器產(chǎn)生一信號使單片機外部中斷，進而轉入中斷數(shù)據(jù)處理。其后單片機將讀取存儲在鎖存器中的地址信號，并將其存儲；同時由此地址讀出存儲在存儲器中的超出上下限的數(shù)據(jù)。單片機定時取數(shù)時，先將ＩＮＴ０（Ｐ３．２）置高，此時地址產(chǎn)生器的累加由單片機控制（通過Ｔ０口，即Ｐ３．４）。單片機控制計數(shù)器重新計數(shù)并產(chǎn)生地址數(shù)據(jù)，產(chǎn)生的地址送到單片機Ｐ０口，并由此地址讀取存儲器中相應地址的數(shù)據(jù)，最后通過ＲＳ２３２口傳送到ＰＣ或其它外設。
圖2
２ ｉｓｐＬＳＩ２０３２ 的結構原理
２．１ ｉｓｐＬＳＩ２０３２的主要結構
ｉｓｐＬＳＩ２０３２的結構主要包括全局布線區(qū)、萬能邏輯模塊、輸出布線區(qū)、輸入總線和巨塊五個部分。其中全局布線區(qū)（Ｇｌｏｂａｌ Ｒｏｕｔｉｎｇ Ｐｏｏｌ）位于芯片中央,它將所有片內(nèi)邏輯聯(lián)系在一起,其輸入輸出之間的延遲是恒定和可預知的。ＧＲＰ在延時恒定并且可預知的前提下，提供了完善的片內(nèi)互連性能。這種獨特的互連性保證了芯片的高性能，從而可容易地實現(xiàn)各種復雜的設計。
萬能邏輯模塊是該器件的基本邏輯單元,它由邏輯陣列、乘積項共享陣列、輸出邏輯宏單元和控制邏輯組成。當乘積項共享陣列將乘積項分配給或門后,可通過一個可編程的與／或／異或陣列輸出來控制該單元中的觸發(fā)器,從而使乘積項的共享更加靈活。每個輸出邏輯宏單元有專用的觸發(fā)器,每個觸發(fā)器與其它可組態(tài)電路的連接類似ＧＡＬ的ＯＬＭＣ,也可以被設置為組合輸出或寄存器輸出。片內(nèi)靈活的時鐘分配網(wǎng)絡可進一步加強ＧＬＢ的能力。每一個ＧＬＢ的時鐘信號既可選用全局同步時鐘，也可選用片內(nèi)生成的異步乘積項時鐘。
輸出布線區(qū)是介于ＧＬＢ和ＩＯＣ之間的可編程互連陣列,通過對該區(qū)的編程可以將任一個ＧＬＢ輸出靈活地送到Ｉ／Ｏ端口的某一個上，以便在不改變外部管腳排列的情況下，修改片內(nèi)邏輯電路的結構。
輸入輸出單元（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｃｅｌｌ）中的輸入、輸出或雙向信號與具體的Ｉ／Ｏ引腳相連接,可以構成輸入、輸出、三態(tài)輸出的Ｉ／Ｏ口。
巨塊是ＧＬＢ及其對應的ＯＲＰ、ＩＯＣ的總稱。Ｉｓ-ｐＬＳＩ２０３２中有兩個巨塊,通常分布在全局布線區(qū)的兩側。每個巨塊均包含ＧＬＢ、Ｉ／Ｏ口和專用輸入端,其中專用輸入端不經(jīng)鎖存器即可直接輸入。它們均可在軟件分配下供本巨塊內(nèi)的ＧＬＢ使用。
２．２ ｉｓｐＬＳＩ２０３２的工作過程
外部信號一般通過Ｉ／Ｏ單元引導全局布線區(qū)，全局布線區(qū)主要完成任意Ｉ／Ｏ端到任意ＧＬＢ的互連、任意ＧＬＢ間的互連以及各輸入Ｉ／Ｏ信號到輸出布線區(qū)的連接。器件的所有功能均可由一個ＧＬＢ或多個ＧＬＢ級聯(lián)完成。在設計中，筆者使用的是ｉｓｐＬＥＶＥＲ軟件，它包含有Ｌａｔｔｉｃｅ編譯器、頂層項目管理器、設計輸入編輯器等?同時還包括Ｌａｔｔｉｃｅ門級功能和實時仿真器，因而能夠對原理圖、ＶＨＤＬ或Ａｂｅｌ－ＨＤＬ語言進行仿真?其設計流程如圖３所示。
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