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      采樣率為192kHz的24位AD轉換器CS5361原理及應用

      時間:2024-07-13 13:40:48 理工畢業論文 我要投稿
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      采樣率為192kHz的24位AD轉換器CS5361原理及應用

      摘要:CS5361是CRYSTAL公司推出的192kHz采樣率、多位(24位)音頻Δ-ΣA/D轉換器,它具有雙通道輸入、采樣率高、動態范圍大等特點,非常適合于高端音響或其它領域的應用。文中介紹了CS5361的主要特點、工作原理,并給出了它的典型應用實例。

      1 CS5361的主要特性

      CS5361是CRYSTAL公司推出的114dB、192kHz數據輸出率的24位Δ-Σ結構音頻AD轉換器,其主要特性如下:

      ●采用多位Δ-Σ結構;

      ●具有24位轉換精度;

      ●114 dB動態范圍;

      ●總諧波失真+噪聲優于-105 dB;

      ●系統采樣率高達192kHz;

      ●功耗小于150mW?

      ●內部帶有高通濾波電路或直流失調電壓標定電路;

      ●內帶線性相移數字抗混濾波器;

      ●支持5V到2.5V邏輯電平;

      ●采用差動輸入結構;

      ●具有溢出檢測功能;

      ●采用24腳SOIC或TSSOP封裝形式。

      CS5361是供數字音頻系統使用的完整的模數轉換器,可完成采樣、模數轉換、抗混濾波等功能,并最終產生以串行模式輸出的、對應于左右兩個輸入通道信號的24位采樣數據,而且其最高數據輸出率可高達192kHz。

      CS5361芯片采用具有優良噪聲抑制能力的差動輸入結構,并采用5階多位Δ-Σ調制器,同時帶有數字濾波器和抽樣器,從而避免了需要外部抗混濾波器的麻煩。

      2 CS5361的引腳排列及功能

      CS5361采用24腳SOIC或TSSOP封裝,引腳排列圖如圖1所示。芯片內部結構圖如圖2所示。各引腳的功能如下:

      RST:低功耗模式選擇端,低電平有效;

      M/ S:主、從模式選擇引腳,該腳為低電平時,芯片為從工作模式;

      LRCK:該端可用于決定當前串行數據屬于左通道還是右通道;

      SCLK:串行移位時鐘端口;

      MCLK:調制器和數字濾波器的時鐘源;

      VD:芯片數字電源;

      GND:地參考,必須與模擬地相連;

      VL:數字輸入輸出部分電源;

      SDOUT:串行數據信號輸出端;

      MDIV:時鐘分頻端,該腳為高電平時,主時鐘被2分頻;

      HPF:高通濾波器允許端,該腳為低電平時,高通濾波器工作;

      I2S/LJ:數據輸出格式選擇端,該腳為高電平時,輸出格式為I2S,否則為左對齊輸出格式;

      M0、M1:操作模式選擇端;

      OVFL:左右通道溢出指示腳;

      AINL+,AINL-,AINR+,AINR-:分別為左右通道模擬信號的+、-輸入端;

      VA:+5V模擬電源輸入端;

      VQ:內部靜態參考電壓,使用時應連接濾波器;

      REFGND:內部采樣電路參考地;

      FILT+:內部采樣電路參考電壓。

      3 基本工作原理

      CS5361轉換器工作時,應根據工作的具體需要確定工作模式、操作模式、輸出格式、高通濾波模式等工作參數,下面分別介紹這些參數的意義及設置方式。

      3.1 操作模式及采樣率范圍選擇

      CS5361轉換器的M1、M0引腳狀態可用于決定芯片的操作模式,通過設置適當的操作模式,可使CS5361的輸出采樣率(FS)在2kHz到192kHz之間進行選擇。每種操作模式對應的采樣率范圍如表1所列。

      表1 工作模式與輸出采樣率范圍對應表

      M1M0操作模式輸出采樣率范圍(kHz)00單速模式2~4801倍速模式48~9610四速模式96~19211保留- - -

      對于每種操作模式,芯片的性能可能略有差異,例如,工作在單速模式時,CS5361的數字濾波器的通帶為0~0.47FS,阻帶大于0.58FS,阻帶衰減優于95dB,濾波器群延時為12/FS(S);工作在倍速模式時,CS5361的數字濾波器的通帶為0~0.45FS,阻帶大于0.68FS,阻帶衰減優于92dB,濾波器群延時為9/FS(S);工作在四速模式時,CS5361的數字濾波器的通帶為0~0.24FS,阻帶大于0.78FS,阻帶衰減優于97dB,濾波器群延時為5/FS(S),因此,應根據實際需要適當選擇CS5361的操作模式。

      3.2 系統時鐘MCLK和MDIV狀態

      當CS5361的操作模式確定后,系統時鐘和MDIV的狀態將決定具體的輸出采樣率(FS)、左右通道時鐘LRCK和串行移數時鐘頻率(SCLK)。

      對于單速模式,其采樣率范圍為2~48kHz,因此,當MDIV為0時, MCLK的范圍應為512kHz~12288kHz;而當MDIV為1時, MCLK的范圍應為1024kHz~24576kHz;

      對于倍速模式,采樣率范圍為48~96kHz,故在MDIV為0時, MCLK的范圍應為6144kHz~12288kHz;為1時MCLK的范圍應為12288kHz~24576kHz;

      對于四速模式,由于其采樣率范圍為96~192kHz?因此,當MDIV為0時,MCLK的范圍應為6144 kHz~12288kHz;而當MDIV為1時, MCLK的范圍則應為12288kHz~24576kHz。

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