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      CPLD在DSP系統中的應用設計

      時間:2024-08-12 19:33:04 理工畢業論文 我要投稿
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      CPLD在DSP系統中的應用設計

      摘要:以Altera公司MAX700舊系列為代表,介紹了CPLD在DSP系統中的應用實例。該方案具有一定的普遍適用性。

      DSP的速度較快,要求譯碼的速度也必須較快。利用小規模邏輯器件譯碼的方式已不能滿足DSP系統的要求。同時,DSP系統中經常需要外部快速部件的配合,這些部件往往是專門的電路,可由可編程器件實現。CPLD的時序嚴格、速度較快、可編程性好,非常適合于實現譯碼和專門電路。本文以MAX7000系列為例,具體介紹其在以TI公司的TMS320C6202為平臺的網絡攝像機系統中的應用。

      1 CPLD在DSP系統中的功能介紹

      1.1 DSP系統簡介

      本文所論述的編碼器系統是基于DSP的MPEG-4壓縮編碼器的,主要由前端視頻采集、數據預處理以及MPEG-4視頻壓縮編碼三部分組成。基于DSP的MPEG-4編解碼器由于其所選用的DSP運算能力強、編程靈活,且實現不同的圖像編碼算法時只需對DSP內部的程序進行改寫便可實現諸如MPEG、H.263等多種圖像編碼,因而具有良好的應用情景。CPLD芯片對整個編碼器起著邏輯控制作用,系統結構如圖1所示。

      1.2 CPLD在系統中的功能要求

      1.2.1 產生復位信號

      系統上電時,CPLD產生復位信號,使整個系統中的FPGA和DSP模塊復位,進入初始狀態;系統上電后,數據采集模塊自動啟動。

      系統內共使用三種電源:5V、3.3V、1.8V。其中,5V電源由供電電源接人,3.3V、1.8V電源由TPS56300(TI產品)提供。采用TPS3307(TI產品)為系統提供電源管理,該芯片可同時管理三種電源。當監測到電源電壓低于一定值時,產生復位信號。TPS3307在其自身電源電壓大于1V的情況下即可以輸出復位信號。?

      當系統出現錯誤時,可以采用手工方式復位。

      復位信號產生原理圖如圖2所示。其中,RST#為整個系統的復位信號,由MAX7000輸出。PBSW_RST#為手動復位信號,由按鍵接人MAX7000,經MAX7000去抖動后輸出給TPS3307。SVS_RST#為電源管理芯片TPS3307產生的復位信號(包括手動復位和電源監控功能)。

      1.2.2 BOOT模式的實現

      系統復位后,DSP需要進行BOOT自舉。在復位信號為低期間,BOOTMODE[4:0]管腳上的設置值被鎖存,決定芯片的存儲器映射方式以及自舉模式。但TMS320C6202沒有專門的管腳作為BOOTMODE[4:0]輸入管腳,而是將擴展總線的XD[4:0]映射為BOOTMODE[4:0],利用上拉/下拉電阻在復位時進行芯片啟動模式設置。總線上的其它位也在復位期間被鎖定,決定系統相應的設定值。而擴展總線XD在HPI口讀寫時要用到,所以使用MAX7000進行隔離。系統處在復位階段,則通過MAX7000使得DSP的相應管腳的值等于設定值,復位結束后,MAX7000相應管腳為高阻態,使得XD可以作為正常的總線使用。

      DSP自舉有特定的時間要求。在復位結束后,XD的配置管腳必須保持一段時間,TMS320C6202要求時間為5個時鐘周期,例如在200MHz時鐘情況下必須保持25ns。

      1.2.3 HPI口接口邏輯實現

      MPEG-4壓縮編碼器壓縮后的數據,通過網絡傳輸控制模塊傳輸到網絡上去,從而實現網絡實時圖像傳輸。而DSP與網絡傳輸模塊(MCF5272)通過HPI口連接。其接口邏輯由CPLD完成。硬件連線圖如圖3所示。

      根據系統的邏輯要求以及實際的仿真結果,CPLD選用EPM7128SLC84。該芯片共有2500門,128個宏單元,最多100個用戶自定義管腳。

      2 CPLD邏輯控制的具體實現

      2.1 復位信號的實現

      復位信號邏輯產生較簡單,需要處理的是按鍵的去抖動。由于按鍵是機械觸點,當機械觸點斷開、閉合時會有抖動,為使每一次按鍵只作一次響應,就必須考慮去除抖動。在通過按鍵獲得復位信號為低的信息時,不是立即認定按鍵已被按下,而是延時一段時間后再次檢測復位信號。如果仍為低,說明按鍵的確按下了,這實際上是避開了按鍵按下時的抖動時間。同樣,在檢測到按鍵釋放后,再延時幾個毫秒,消除后沿的抖動,然后再對鍵值處理。由于抖動現象主要出現在按鍵按下后,采用延時方法可有效地減少按鍵的抖動現象。

      2.2 BOOT模式的實現

      為了滿足在復位有效期間對相應管腳進行配置,在復位無效時,使管腳進入高阻態。以其中一個管腳為例,采用Verilog語言,用如下語句實現該功能:

      assign hd0=(tp4)?rst_hd0:1′bz;

      //復位有效期間,tp4為1,hd=rst_hdo,即為設定值;復位無效時,tp4=0,hd為高阻態。

      圖4

      因為DSP自舉有特定的時間要求,在復位信號結束后,配置管腳的值必須至少保持25ns。通過對復位信號作一定的延時,可以滿足要求。采用CPLD將信號作一定的延時,并不能簡單地在信號后串接一些非門或其它門電路,因為開發軟件在綜合設計時會將這些門作

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