電子類公司招聘筆試題
一、模擬電路
1基爾霍夫定理的內容是什么?(仕蘭微電子)
基爾霍夫電流定律是一個電荷守恒定律,即在一個電路中流入一個節點的電荷與流出同一個節點的電荷相等.
基爾霍夫電壓定律是一個能量守恒定律,即在一個回路中回路電壓之和為零.
2、平板電容公式(C=εS/4πkd)(未知)
3、最基本的如三極管曲線特性(未知)
4、描述反饋電路的概念，列舉他們的應用(仕蘭微電子)
5、負反饋種類(電壓并聯反饋，電流串聯反饋，電壓串聯反饋和電流并聯反饋);負反饋的優點(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地擴展放大器的通頻帶，自動調節作用)(未知)
6、放大電路的頻率補償的目的是什么，有哪些方法?(仕蘭微電子)
7、頻率響應，如：怎么才算是穩定的，如何改變頻響曲線的幾個方法(未知)
8、給出一個查分運放，如何相位補償，并畫補償后的波特圖(凹凸)
9、基本放大電路種類(電壓放大器，電流放大器，互導放大器和互阻放大器)，優缺點，特別是廣泛采用差分結構的原因(未知)
10、給出一差分電路，告訴其輸出電壓Y 和Y-,求共模分量和差模分量(未知)
11、畫差放的兩個輸入管(凹凸)
12、畫出由運放構成加法、減法、微分、積分運算的電路原理圖并畫出一個晶體管級的 運放電路(仕蘭微電子)
13、用運算放大器組成一個10倍的放大器(未知)
14、給出一個簡單電路，讓你分析輸出電壓的特性(就是個積分電路)，并求輸出端某點 的rise/fall時間(Infineon筆試試題)
15、電阻R和電容C串聯，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器當RC
18、說說靜態、動態時序模擬的'優缺點(威盛VIA 2003.11.06 上海筆試試題)
19、一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing(威盛VIA2003.11.06 上海筆試試題)
20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，使得輸出依賴于關鍵路徑(未知)
21、邏輯方面數字電路的卡諾圖化簡，時序(同步異步差異)，觸發器有幾種(區別，優點)，全加器等等(未知)
22、卡諾圖寫出邏輯表達使(威盛VIA 2003.11.06 上海筆試試題)
23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和(威盛)
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威盛筆試題circuit design-beijing-03.11.09)
25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?
26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大?(仕蘭微電子)
27、用mos管搭出一個二輸入與非門(揚智電子筆試)
28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster res0824ponse for output rising edge.(less delay time)(威盛筆試題circuit design-beijing-03.11.09)
29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路(Infineon筆試)
30、畫出CMOS的圖，畫出tow-to-one mux gate(威盛VIA 2003.11.06 上海筆試試題)
31、用一個二選一mux和一個inv實現異或(飛利浦-大唐筆試)
32、畫出Y=A*B C的cmos電路圖(科廣試題)
33、用邏輯們和cmos電路實現ab cd(飛利浦-大唐筆試)
34、畫出CMOS電路的晶體管級電路圖，實現Y=A*B C(D E)(仕蘭微電子)
35、利用4選1實現F(x,y,z)=xz yz’(未知)
36、給一個表達式f=xxxx xxxx xxxxx xxxx用最少數量的與非門實現(實際上就是化簡)
37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據輸入波形畫出各點波形(Infineon筆試)
38、為了實現邏輯(A XOR B)OR (C AND D)，請選用以下邏輯中的一種，并說明為什么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案：NAND(未知)
39、用與非門等設計全加法器(華為)
40、給出兩個門電路讓你分析異同(華為)
41、用簡單電路實現，當A為輸入時，輸出B波形為…(仕蘭微電子)
42、A,B,C,D,E進行投票，多數服從少數，輸出是F(也就是如果A,B,C,D,E中1的個數比0 多，那么F輸出為1，否則F為0)，用與非門實現，輸入數目沒有限制(未知)
43、用波形表示D觸發器的功能(揚智電子筆試)
44、用傳輸門和倒向器搭一個邊沿觸發器(揚智電子筆試)
45、用邏輯們畫出D觸發器(威盛VIA 2003.11.06 上海筆試試題)
46、畫出DFF的結構圖,用verilog實現之(威盛)
47、畫出一種CMOS的D鎖存器的電路圖和版圖(未知)
48、D觸發器和D鎖存器的區別(新太硬件面試)
49、簡述latch和filp-flop的異同(未知)
50、LATCH和DFF的概念和區別(未知)
51、latch與register的區別,為什么現在多用register.行為級描述中latch如何產生的(南山之橋)
52、用D觸發器做個二分顰的電路.又問什么是狀態圖(華為)
53、請畫出用D觸發器實現2倍分頻的邏輯電路?(漢王筆試)
54、怎樣用D觸發器、與或非門組成二分頻電路?(東信筆試)
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻?
56、用filp-flop和logic-gate設計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage. (未知)
57、用D觸發器做個4進制的計數(華為)
58、實現N位Johnson Counter,N=5(南山之橋)
59、用你熟悉的設計方式設計一個可預置初值的7進制循環計數器，15進制的呢?(仕蘭微電子)
60、數字電路設計當然必問Verilog/VHDL，如設計計數器(未知) 61、BLOCKING NONBLOCKING 賦值的區別(南山之橋)
62、寫異步D觸發器的verilog module(揚智電子筆試)
module dff8(clk , res0824et, d, q);
input clk;
input res0824et;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge res0824et)
if(res0824et)
q <= 0;
else
q <= d;
endmodule
63、用D觸發器實現2倍分頻的Verilog描述? (漢王筆試)
module divide2( clk , clk_o, res0824et);
input clk , res0824et;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge res0824et)
if ( res0824et)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
64、可編程邏輯器件在現代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些? b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯(漢王筆試)
PAL，PLD，CPLD，FPGA
module dff8(clk , res0824et, d, q);
input clk;
input res0824et;
input d;
output q;
reg q;
always @ (posedge clk or posedge res0824et)
if(res0824et)
q <= 0;
else
q <= d;
endmodule
65、請用HDL描述四位的全加法器、5分頻電路(仕蘭微電子)
66、用VERILOG或VHDL寫一段代碼，實現10進制計數器(未知)
67、用VERILOG或VHDL寫一段代碼，實現消除一個glitch(未知)
68、一個狀態機的題目用verilog實現(不過這個狀態機畫的實在比較差，很容易誤解的)(威盛VIA 2003.11.06 上海筆試試題)
69、描述一個交通信號燈的設計(仕蘭微電子)
70、畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢(揚智電子筆試)
71、設計一個自動售貨機系統，賣soda水的，只能投進三種硬幣，要正確的找回錢數(1)畫出fsm(有限狀態機);(2)用verilog編程，語法要符合fpga設計的要求(未知)
72、設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：(1)畫出fsm(有限狀態機);(2)用verilog編程，語法要符合fpga設計的要求;(3)設計工程中可使用的工具及設計大致過程(未知)
73、畫出可以檢測10010串的狀態圖,并verilog實現之(威盛)
74、用FSM實現101101的序列檢測模塊(南山之橋)
a為輸入端，b為輸出端，如果a連續輸入為1101則b輸出為1，否則為0例如a： 0001100110110100100110
b： 0000000000100100000000
請畫出state machine;請用RTL描述其state machine(未知)
75、用verilog/vddl檢測stream中的特定字符串(分狀態用狀態機寫)(飛利浦-大唐筆試)
76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)(飛利浦-大唐筆試)
77、現有一用戶需要一種集成電路產品，要求該產品能夠實現如下功能：y=lnx，其中，x為4位二進制整數輸入信號y為二進制小數輸出，要求保留兩位小數電源電壓為3~5v假設公司接到該項目后，交由你來負責該產品的設計，試討論該產品的設計全程(仕蘭微電子)
78、sram，falsh memory，及dram的區別?(新太硬件面試)
79、給出單管DRAM的原理圖(西電版《數字電子技術基礎》作者楊頌華、馮毛官205頁圖9 -14b)，問你有什么辦法提高refres0824h time，總共有5個問題，記不起來了(降低溫度，增大電容存儲容量)(Infineon筆試)
80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? (威盛筆試題circuit design-beij 81、名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language SDR: Single Data Rate
壓控振蕩器的英文縮寫(VCO)動態隨機存儲器的英文縮寫(DRAM)
名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態隨機存儲器)，FIR IIR DFT(離散傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡
二、IC設計基礎(流程、工藝、版圖、器件)
1、我們公司的產品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相關的內容(如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念)(仕蘭微面試題目)
2、FPGA和ASIC的概念，他們的區別(未知)
答案：FPGA是可編程ASIC
ASIC:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的根據一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點
3、什么叫做OTP片、掩膜片，兩者的區別何在?(仕蘭微面試題目)
4、你知道的集成電路設計的表達方式有哪幾種?(仕蘭微面試題目)
5、描述你對集成電路設計流程的認識(仕蘭微面試題目)
6、簡述FPGA等可編程邏輯器件設計流程(仕蘭微面試題目)
7、IC設計前端到后端的流程和eda工具(未知)
8、從RTL synthesis到tape out之間的設計flow,并列出其中各步使用的tool.(未知)
9、Asic的design flow(威盛VIA 2003.11.06 上海筆試試題)
10、寫出asic前期設計的流程和相應的工具(威盛)
11、集成電路前段設計流程，寫出相關的工具(揚智電子筆試)
先介紹下IC開發流程：
1.)代碼輸入(design input)
用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼
語言輸入工具：SUMMIT VISUALHDL
MENTOR RENIOR
圖形輸入: composer(cadence);
viewlogic (viewdraw)
2.)電路仿真(circuit simulation)
將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確
數字電路仿真工具：
Verolog： CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
模擬電路仿真工具：
***ANTI HSpice pspice，spectre micro microwave: eesoft : hp
3.)邏輯綜合(synthesis tools)
邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門級電路;將初級仿真中所沒有考慮的門沿(gates delay)反標到生成的門級網表中,返回電路仿真階段進行再仿真最終仿真結果生成的網表稱為物理網表
12、請簡述一下設計后端的整個流程?(仕蘭微面試題目)
13、是否接觸過自動布局布線?請說出一兩種工具軟件自動布局布線需要哪些基本元素?(仕蘭微面試題目)
14、描述你對集成電路工藝的認識(仕蘭微面試題目)
15、列舉幾種集成電路典型工藝工藝上常提到0.25,0.18指的是什么?(仕蘭微面試題目)
16、請描述一下國內的工藝現狀(仕蘭微面試題目)
17、半導體工藝中，摻雜有哪幾種方式?(仕蘭微面試題目)
18、描述CMOS電路中閂鎖效應產生的過程及最后的結果?(仕蘭微面試題目)
19、解釋latch-up現象和Antenna effect和其預防措施.(未知)
20、什么叫Latchup?(科廣試題)
21、什么叫窄溝效應? (科廣試題)
22、什么是NMOS、PMOS、CMOS?什么是增強型、耗盡型?什么是PNP、NPN?他們有什么差別?
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